2.1 IED 설계

IED는 IEEE 1588v2 PTP를 이용하여 타임 서버에 시각 동기 되고, 동기된 클럭을 백플레인을 통하여 주 처리 모듈 및 주변 모듈들로 공급한다. 이 클럭을 기준으로 주변 모듈들은 동기 된다. 주변 모듈들은 동기된 클럭을 기반으로 신호를 샘플링하고, 취득한 샘플 데이터를 동기된 클럭을 기반으로 동일 주기에 전송하여, 주기적인 보호 알고리즘의 동작을 보장할 수 있도록 설계하였다. 이 때 데이터 전송은 하드웨어 기반의 FPGA로 구현하였으며, 소프트웨어의 개입 없이 동작한다. 그림 1은 제안 TSMB 버스를 적용한 IED의 구성도이며, 구성요소는 다음과 같다.

1) SBC(single board computer) : 시각 동기 슬레이브 모듈을 포함하는 주처리 모듈

2) CT8, CPT, DI, DO : 주변 모듈들 (I/O 모듈)

3) TSMB 버스

4) Front : 전면 사용자 인터페이스 장치

IED는 GPS 기반의 시각정보를 제공하는 PTP 마스터 클럭에 대하여 슬레이브로 동작하며, PTP 절차에 의해 마스터 클럭과 IED의 시각을 동기시킨다. IEEE 1588v2 표준은 이더넷을 통한 시각 정보 교환을 통해 각 시스템의 시각을 동기화하는 정밀 시각 동기 프로토콜(Precision Time Protocol)로서 해당 프레임의 egress time, ingress time을 하드웨어적으로 타임 스탬핑하는 기능을 지원한다. 따라서 PTP는 소프트웨어 기반 NTP (Network Time Protocol)에 비해 우수한 시각 동기 특성을 가지며, 패킷 지연 변화(Packet Delay Variation)에 대한 적응 특성이 있다. PTP는 유니케스트와 멀티케스트 어플리케이션 둘 다 적용할 수 있다⁽¹¹⁾.

IEEE 1588v2 PTP 기반의 프로토콜을 통하여 IED는 1초 마다 SBC(Single Board Computers)의 로컬 클럭을 보정하면서 마스터 클럭을 추종하는 기준 클럭(REF_CLK)을 생성하여 내부 FPGA 클럭과 타 주변 모듈들간의 기준 클럭으로 공급하도록 설계하였다. CT(Current Transformer), PT(Potential Transformer)에 내장된 ADC는 REF_CLK에 동기하여 신호를 샘플링하고, 모듈 내부 FPGA, TSMB 버스를 통해 주 처리 모듈인 SBC FPGA에 1/4,800[sec](약 208㎲) 주기로 샘플링 데이터를 전송하며, DI, DO 모듈 또한 동일한 방식으로 동작한다. 주 처리 모듈은 TSMB 버스로부터 수신된 데이터를 sRIO를 이용하여 DSP에 전달하고, DSP는 비율차동 계전 알고리즘, 계측, HMI 등의 동작을 1/4,800[sec] 주기 내에 처리할 수 있도록 설계하였다.

IED는 1차 클럭 소스로 IEEE 1588v2 PTP의 1PPS (Pulse Per Second) 신호, 2차 클럭 소스로 로컬 오실레이터에서 생성된 25㎒의 신호를 입력받는다. PLL은 두 개의 입력 소스 중 1차 클럭 소스를 우선 선택하며, 보조 클럭으로 2차 클럭 소스를 선택한다. 주 처리 모듈의 PLL은 SoC, DSP, FPGA 및 백플레인을 통해 주변 모듈로 공급될 25㎒의 클럭을 생성하고, M-LVDS(Multi- point LVDS) 트랜시버 표준으로 전송한다. M-LVDS 표준을 사용하면 1:N으로 클럭을 분배할 수 있으므로 백플레인의 복잡한 구조를 간소화할 수 있다.

수신 측에서는 M-LVDS 트랜시버 표준으로 수신하여, PLL의 1차 기준 클럭 소스로 사용한다. 주변 모듈은 1차 기준 클럭 소스를 상실하게 되면 자체 로컬 클럭 소스를 PLL의 2차 기준 클럭 소스로 사용하여 동작한다.

2.2 TSMB 버스 설계

IED 제어부 프로세서는 측정, 제어, 통신 등의 다양한 task를 수행하므로 OS(Operating System) 기반의 프로그램이 필수적이다. 그러나 IED 제어부와 구성요소를 Local, PCI 등의 전통적인 버스 방식으로 설계하는 경우, OS 및 제어부, 구성 요소 간의 통신으로 인한 버스 점유율로 인해 실시각 시각정보를 정확한 시간에 전송할 수 없는 단점이 있다.

이와 같은 문제점을 개선하기 위해 제안하는 FPGA 기반 TSMB 버스 방식은 1/4,800[sec]의 주기로 시각정보를 실시간으로 전송할 수 있는 장점이 있다⁽¹⁾.

제안 방식은 SBC와 주변 모듈의 시각 정보 전송을 FPGA 기반의 하드웨어로 구성하였다. 따라서 CPU, DSP 등의 프로세서로 구현할 경우의 read/write 사이클을 없앰과 동시에 예측 가능한 시점에 데이터 read/write 동작이 가능하도록 설계하였다.

그림 3은 주 제어 모듈의 FPGA와 주변 모듈의 FPGA가 TSMB 버스를 통해 N:1 통신할 수 있는 TSMB 버스 구성도를 나타낸다. 아래 그림 4와 같이 백플레인을 통해 주 처리 모듈과 주변 모듈 각각에 장착된 8b/10b 기반의 블록 인코딩 기능과 높은 잡음내성을 갖도록 FPGA에 내장된 TMDS 차동 직렬전송 I/O 표준 트랜시버를 통해 주변회로를 간소화함과 동시에 단거리 고속 송수신이 가능할 수 있도록 설계하였다.

TSMB 버스는 SBC와 주변 모듈에 각각의 독립된 송신 클럭(TX_CLK)을 갖는다. 즉, 데이터 송신의 경우에는 자신의 TX_CLK을 기준으로 TX_DATA를 전송하고, 수신의 경우에는 송신측에서 전송된 TX_CLK를 기준으로 데이터를 수신한다.

일반적인 고속 직렬 버스는 CDR(Clock Data Recovery) 회로를 사용하여 클럭 정보를 데이터 라인에 포함하여 송신하고, 수신기는 수신되는 데이터 라인에서 클럭을 역으로 추출하여 송신시의 데이터 송신 시점 정보를 획득한다.

이와 같은 방법은 별도의 클럭 라인 없이 데이터를 송수신할 수 있다는 장점이 있는 방면 클럭 복구 회로에 대한 복잡성을 증가시킨다. 본 논문에서는 클럭 데이터 복구 기법을 사용하지 않고 클럭 라인을 별도로 두었다.

(1) TMDS

TMDS(Transition Minimized Differential Signaling) 기술은 DVI(Digital Visual Interface) 또는 HDMI(High- Definition Multimedia Interface) 비디오 인터페이스에 사용되는 고속 직렬 시리얼 방식으로 주로 데이터 전송에 사용되고 있다⁽¹²⁾.

TMDS 송신기는 구리선 케이블을 통해 발생되는 전자기 간섭을 감소시키기 위해 진보된 코딩 알고리즘을 사용하며, 그림 5는 TMDS 송수신 구성도를 나타낸다. DC 커플링된 전송선의 수신기는 전류방식으로 구동하여, 낮은 전압의 차동 전압을 발생시킨다. AVcc(3.3V) 기준 전압은 차동 신호의 “H”로 정의되며, “L” 전압은 송신기에서 싱킹하는 소스 전류, 종단 저항에 걸리는 전압 강하에 의해 결정된다. 부하 종단 저항에 걸리는 싱글 엔디드 출력전압은 400~600㎷이며, 부하 저항이 50Ω 이므로 싱킹 전류는 약 10㎃가 된다. 이 때 종단 저항과 케이블 임피던스를 매칭하여 신호 반사를 방지해야 한다.

TMDS의 성능을 측정하기 위한 측정점은 TMDS 송신기 출력 핀 TP1, 송신기 핀에서 PCB 패턴을 통해 커넥터에 연결되는 TP2, 백플레인 또는 케이블을 통한 TMDS 수신기 커넥터 TP3, TMDS 수신기 칩의 핀 입력 TP4 등으로 구분된다. 일반적으로 TP2, TP3는 신호 무결성 검사 측정점으로 사용한다.

표 1은 TP2의 송신기 DC 특성, 표 2는 송신기 AC 특성을 나타내며, 그림 7은 TP2에서 정규화된 아이다이어그램 마스크 요구조건을 나타낸다. 진폭, 시간 등의 설계 요구조건은 부품의 평균 차동스윙 전압 관련 최대 오버슈트 뿐만 아니라 최소 아이 오프닝을 지정한다. 시간 축은 시험주파수에서 비트 타임을 정규화하고, 진폭은 평균 차동 스윙 전압을 규정한다.

평균 차동스윙 전압은 “H” 구동시 평균 차동스윙 전압과 “L” 구동시 평균 차동스윙 전압 사이의 차이로 정의된다. 평균 로직 “H”는 수직축 양의 0.5에서 나타나는 반면에 평균 로직 “L”는 수직축 음의 0.5에서 나타난다. 그림에서 정규화 진폭 한계는 최대 15%의 오버 슈트를 허용하고 25%의 언더슈트를 허용한다. 따라서, 최소/최대의 “H” 전압 VH-max=780㎷, VH-min=200㎷, “L” 전압 VL-max=-780㎷, VL-min=-200㎷ 등을 구할 수 있다.

수신기의 DC 특성은 표 3, AC 특성은 표 4, 임피던스 특성은 표 5와 같으며, 그림 8은 TP3의 정규화된 아이 다이어그램 마스크 요구 조건을 나타낸다⁽¹²⁾.

(2) LVDS

LVDS(Low Voltage Differential Signaling)는 차동 직렬 신호의 전기적 특성을 나타내는 TIA/EIA-644 기술 표준으로 연선 구리 케이블을 사용하여, 저전력, 고속으로 통신할 수 있다. LVDS는 많은 데이터 통신 표준, 응용 프로그램에서 사용하는 물리 계층 사양이므로, 데이터 통신을 위해서 OSI 모델의 데이터 링크 계층을 추가해야 한다. FPGA의 표준 I/O 포트를 사용하여 TSMB 버스의 물리층으로 LVDS 또는 TMDS 를 사용할 수 있다.

그림 9는 LVDS 송수신 구성도로서, 루프백에서 드라이버로 흐르는 전류로 구동되는 LVDS 동작, 차동 쌍 내에서 필드 커플링에 의한 방사 방출(EMI) 감소 효과를 나타낸다.

송신기 3.5㎃의 정전류 소스를 케이블을 통해 수신기 종단 저항(100Ω)으로 흐르게 하고 케이블을 경유하여 송신기의 리턴 측으로 전류가 흐른다.

이 때 수신기는 100Ω의 종단 저항에 350㎷의 전압이 인가되어 “H” 신호 입력을 인식하고, 3.5㎃ 정전류 소스를 반대 방향으로 흐르게 하면 수신기는 -350㎷의 음전압을 인식하여 “L”의 신호가 입력된 것을 인식한다.

LVDS의 동상모드 전압은 1.2V이므로 수신기의 리턴 측 전압은 케이블의 손실과 주파수에 대한 영향이 없다고 가정하면 1.55V와 0.85V 사이에서 변동하게 된다.

LVDS 수신기는 공통 모드 전압 변화에 영향을 받지 않는 차동전압을 감지하기 때문에 공통 모드 노이즈의 영향을 받지 않는다.

LVDS 규격의 최대 전송 속도는 655Mbps로 규정되어 있으나, 송수신기의 설계에 따라 최대 3Gbps 속도까지 구현이 가능하다. 표 6은 제안 TSMB 버스 사양이다. 기본적인 토폴로지는 점대점이며, N:1 로 확장이 가능하다.

제안 TSMB 버스의 인코딩/디코딩은 DVI, HDMI 에서 표준으로 사용하는 직렬 버스 방식의 8b/10b를 사용한다. 전송속도는 데이터의 샘플링 주파수, 전송데이터의 크기에 따라서 가변될 수 있으며, 물리층은 TMDS로 설계하였다.

제어부에서 주변 모듈로 데이터 패킷을 요청하기 위해서 [C0, C1] 제어 비트를 사용하여 트리거 펄스를 발생시킨다.

3.1 IEEE 1588v2 PTP 특성 분석

IEEE 1588v2 PTP 성능을 평가하기 위해 Wireshark을 이용하여 프로토콜 분석 및 오프셋을 측정 하였으며, 오실로스코프를 이용하여 1 PPS 지터를 측정하였다.

(1) PTP protocol 분석

그림 11은 PTP 프로토콜 분석 실험 구성도이며, 표준 클럭 소스를 공급하는 마스터 IED, 클럭 소스의 표준 시각을 IED에 동기하는 슬레이브 IED를 광케이블로 연결 및 프로토콜 분석을 위한 Wireshark 툴 등으로 구성되었다.

그림 12와 같이 Sync, Follow_Up, Peer_Delay_Req, Peer_ Delay_Resp, Peer_Delay_Resp_Follow_Up, Peer_Delay_Req, Peer_Delay_Resp, Peer_Delay_Resp_Follow_Up 등 8개의 PTP 메시지를 통하여 각 방향에서 평균 링크 딜레이를 분석하였다. 1초 간격으로 Sync, Follow_Up 메시지가 마스터 IED에서 스레이브 IED로 송신되며, Peer_Delay_Req, Peer_Delay_ Resp, Peer_Delay_Resp_ Follow_Up이 두 번 수행되는데 소스 맥 어드레스와 데스티네이션 맥 어드레스가 변경되므로 양 방향에서 평균 링크 딜레이를 계산함을 알 수 있다⁽⁹⁾.

(2) 1 PPS 특성 분석

그림 16은 마스터 슬레이브 간의 1 PPS 동기가 되었음을 나타내는 신호 파형이며, 그림 17은 마스터, 슬레이브의 1 PPS 지터를 나타낸다.

오실로스코프를 이용하여 약 14분 측정하였을 경우, 최대 +79㎱, -102㎱ 지터가 측정되었다.

3.2 FPGA 특성 분석

(1) FPGA 로직 파형 특성 분석

그림 18은 주 처리 모듈에서 CT8 모듈의 ADC 데이터를 가져오는 동작 분석 화면을 나타낸다. tx_c0 신호 (트리거 신호) 주기가 데이터 송수신 주기이며, 상단의 청색박스의 숫자는 98.304㎒/2의 클럭 개수로 16,384-6,144=10,240이므로, 208.3㎲ 주기(초당 4,800회)로 주 처리 모듈의 FPGA가 트리거 신호를 발생한다.

그림 19는 그림 18의 파형 중 트리거 펄스 tx_c0 한 주기만의 파형을 보였는데, tx_c0가 6,144 지점에서 “H”로 출력된 후, 3 클럭 후인 6,147 지점에서 tmds_dut/tx_dout_enc^(9,0) 신호인 TMDS 인코딩 신호가 출력됨을 알 수 있다. 인코딩 데이터 0abh(0000_1010_1011b)는 [C0, C1] 제어신호가 ^(0,0)일 때이며, 10비트 코드 워드는 354h(0011_0101_0100b)가 됨을 그림의 파형정보에서 확인할 수 있다.

그림 20에서 트리거 펄스 송신 후, 수신 패킷 도달 시간을 확인할 수 있다. tx_c0 “H” 시점부터 CT8 모듈로부터 송신되는 신호는 약 0.55㎲ 이후에 수신됨을 알 수 있다.

그림 21은 CT8 모듈에서 송신한 1개의 패킷을 주 처리 모듈 FPGA에서 확인한 파형으로 tx_c0 “H” 이후에 수신한 데이터이며 수신 시간은 약 0.67㎲로 33 바이트의 데이터를 수신한다. rx_de “H” 구간은 유효한 데이터가 수신됨을 알려주는 출력 신호이다. rx_de “H” 구간에서 디코딩된 데이터 포맷은 설계한 의도대로 수신됨을 확인하였다.

그림 20, 21에서 주 처리 모듈의 FPGA에서 트리거 펄스 tx_code가 송신 시점에서 CT8 모듈로부터 송신되는 데이터최종 CRC까지는 약 1.22㎲가 소요됨을 알 수 있다.

(2) TSMB 버스 물리층 특성 분석

구현된 IED 시스템의 동작을 검증하기 위하여 핵심적인 기능 중 하나인 TSMB 버스 물리층 성능을 평가하였다.

그림 24는 백플레인 TP2에서 아이 다이어그램이며, 60㎐의 주기당 80샘플에 대응하여 동기화, 내부 지연 최소화 및 데이터 전송을 위한 대역폭을 확보하기 위하여 전송속도는 491.52Mbps로 설정하였다.

SBC 모듈의 FPGA가 PRBS9 시퀀스에 따른 램덤 비트열을 생성하였다. 이를 통하여 RMS 지터가 76ps 이내로 보장되어 본 논문에서 구현한 TSMB 백플레인 버스의 기능이 정상 동작함을 확인할 수 있었다.

그림 25는 백플레인과 CT8 모듈이 연결되는 TP3의 아이 다이어그램이다.

TP3 지점에서의 규격 0.5UI 이하 값인 1,017ps 대비 피크 투 피크 지터 660ps 값을 가지며, RMS 지터가 145ps 이내로 보장되어 있고, 규격 최대 진폭 레벨도 1,560mVpp 이하인 측정값 1,035mVpp로 규격을 만족하였고, 규격 최소 진폭 값인 150mVpp 이상인 측정값 180mVpp로 진폭 및 시간 축 규격을 만족하였다.