1. 서 론

SiC는 기존 Si를 대체하는 와이드 밴드갭 반도체 물질로 Si 전력 소자보다 SiC 전력 소자는 성능이 우수하다^[1]. 전기적 특성이 우수하다는 단어는 높은 Baliga figure of merit [2,3], 동일 항복 전압에서 높은 순방향 전류 밀도 혹은 낮은 온-저항, 동일 온-저항에서 더 얇은 드리프트 층에서 구현과 같이 다양하게 해석할 수 있다. 특히 SiC는 GaN에 비해 수직형 소자 제작이 가능하므로 큰 정격전류에 적합하고, SiC를 열 산화시키면 게이트 산화막으로 SiO₂를 성장할 수 있는 장점을 가진다. 와이드 밴드 갭 물질로 경쟁상대인 GaN은 열 산화시켜도 자연 산화막이 성장되지 않는다. 이러한 장점을 가진 SiC는 특히 자동차용 반도체의 전력반도체로 시장진입을 하고 있다. SiC는 Si과 달리 다양한 결정 구조 (poly type)를 가지는 데, 유명한 게 4H, 6H 및 3C이다^[4]. 이 중 가장 실용화에 다가간 것이 4H-SiC이다. 자동차 내 다양한 인버터, 컨버터에서 4H-SiC MOSFET (metal-oxide semiconductor field-effect transistor)가 스위치로 이용되고 있다.

보통 4H-SiC MOSFET들은 4H-SiC를 열산화시켜 성장한 SiO₂를 게이트 산화막으로 이용하는데 ^[5], 4H-SiC는 Si보다 많이 게이트 산화막/반도체 인터페이스 근처에서 다양한 에너지 레벨을 가지는 트랩 ^[6,7]들을 만들어 캐리어가 트래핑, 디트래핑을 겪게 되어 여러 문제점을 가진다. 첫 번째로 SiO₂/4H-SiC이 게이트 전압에 스트레스를 받게 되어 MOSFET의 전기적 특성이 열화가 된다. 두 번째로 SiO₂/4H-SiC MOSFET의 effective 온-저항이 낮은 문제점을 가진다. SiC가 Si보다 이온주입과 불순물 활성화 (dopant activation)이 어려워 접합을 만들기 어려운 것도 effective 온-저항을 높이는 원인 중 하나이다. SiO₂/Si MOSFET보다 역사가 짧은 SiO₂/4H-SiC MOSFET은 정전압 스트레스 (constant voltage stress) 혹은 전압 온도 불안정성 (BTI, bias temperature instability) ^[8-14]는 반드시 체크해봐야 한다.

SiO₂/4H-SiC MOSFET의 양 게이트 전압 스트레스로 인한 전기적 특성 변화를 PBTI (positive bias temperature instability)라고 부른다. PBTI에 의해 전자 트래핑으로 인한 MOSFET의 양의 방향으로 문턱전압 변화도 무시할 수 없으며, 여러 문헌에서 발표되었다^[10-14]. PBTI로 인하여 게이트 산화막 근처의 acceptor-type trap에 전자 트래핑이 되며, 일부 정공이 방출된 것으로도 생각할 수 있다. NBTI (negative bias temperature instability)로 인하여 게이트 산화막 근처의 donor-type trap에 정공이 트랩되며, 일부 전자가 방출된 것으로도 생각할 수 있다^[14]. 기존 문헌의 NBTI 혹은 PBTI로 인한 4H-SiC MOSFET의 문턱 전압 변화 (ΔV_TH)를 아래 표로 정리하였다. 표 1의 Tstress는 스트레스 할 때 온도이고, tstress는 스트레스 시간이다. 각 문헌마다 스트레스 조건이 다르고, 다른 SiO₂/4H-SiC interface-state density를 가진 MOSFET을 실험했으므로 공정하게 비교하기 힘든 면이 있다. 표에 스트레스 조건과 NBTI 혹은 PBTI인지 명기하였다. 또한, 전압 스트레스를 DC 혹은 펄스로 인가하는 경우도 있다. Si MOSFET보다 역사가 짧은 4H-SiC MOSFET는 BTI로 인한 문턱전압 변화 관련 연구가 적다. 또한, 4H-SiC MOSFET는 Si과 달리 다양한 에피탁시 구조와 수많은 게이트 산화막 제작법이 있어 소자별 SiO₂/4H-SiC interface state density가 다르므로 BTI에 인한 문턱 전압 변화 역시 다르므로 다양한 연구 결과가 필요하다. 에피탁시 질과 게이트 산화막 형성법이 우수한 상용 소자의 BTI 연구 결과는 전력 전자 회로에서 4H-SiC MOSFET을 설계할 때 수월하게 할 것으로 생각한다. 게이트에 가해지는 전기적 스트레스는 전류-전압 특성의 점진적인 변화를 초래하며, 높은 게이트 전계는 시간 의존적 유전체 절연 파괴 (time-dependent dielectric breakdown, TDDB)까지 유발할 수 있다.

본 연구의 목적은 900 V급 SiO₂/4H-SiC MOSFET의 게이트에 음 전압을 인가해 소자의 전기적 특성이 열화되는 것을 보고하는 것이다. 게이트에 음 전압을 인가하여 전달 특성 (transfer characteristics)과 누설전류 (leakage current)를 측정하였다.

2. 본 론

본 연구에서는 900 V SiO₂/4H-SiC MOSFET의 게이트에 음전압 스트레스를 가하여 정공 트래핑 (hole trapping)을 조사하였다. 직접 소자를 제작하지 않았기 때문에 제작 과정을 기술하지 않았다. 소자의 제품번호를 참고문헌에 기입하였다^[14]. 소자의 구조, SiO₂ 형성 방법, 각 층의 두께, 4H-SiC 도핑 농도 및 SiO₂/4H-SiC interface-state density가 MOSFET의 전기적 특성에 큰 영향을 미친다. 게이트 산화막이 SiO₂인 것은 보통 4H-SiC를 고온에서 산화하여 SiO₂를 성장하며, 우리는 소자의 단면 주사 전자 현미경으로 게이트 산화막을 판별하였다. 특별한 목적으로 4H-SiC MOSFET의 게이트 산화막을 원자층 증착법 (atomic layer deposition)으로 형성할 때도 있다^[6,7]. 실험에 사용된 SiO₂/4H-SiC MOSFET의 드레인-소스 항복 전압은 900 V이며, 25°C에서 DC 드레인 전류는 11.5 A였다 측정된 문턱전압은 0.1 V의 드레인-소스 전압 (V_DS)에서 선형 영역 외삽법 (linear region extrapolation)을 이용하여 실온 (RT)에서 3.332 V 또는 3.352 V였다. 문턱 전압 추출하는 방법은 측정한 전달 특성에서 일정한 드레인 전류 밀도가 흐르는 게이트 전압을 쓰거나 전달 특성에서 선형 영역 외삽법이 있으나 본 연구에서 선형 영역 외삽법을 이용하였다.

먼저 SiO₂/4H-SiC MOSFET의 게이트 전압을 인가하여 게이트 산화막의 항복 전압을 측정하였다. 게이트 전압은 양과 음의 방향으로 별도로 인가하였다. 그림 1과 2는 SiO₂/4H-SiC MOS 커패시터에서 측정한 결과가 아니라 SiO₂/4H-SiC MOSFET의 게이트 전압 인가 시 게이트 산화막의 항복을 측정한 누설전류이다. 그림 1과 2의 x축은 게이트 전압, y축은 게이트 누설전류이다. 그림 1과 2에서 각각 양과 음의 방향으로 게이트 전압을 스윕하였다. 양의 게이트 전압을 인가시 26.1 V에서 누설전류 기울기가 증가하였다. 드레인, 소스 전압을 인가하지 않았으므로 게이트 산화막의 전계는 오로지 수직 전계로만 구성된다. 26.1 V에서 누설전류 기울기가 증가하는 이유는 FN (Fowler Nordheim) 터널링 ^[15]으로 생각된다. SiO₂/4H-SiC 인터페이스 근처 트랩의 상태는 FN 터널링 장벽 높이에도 영향을 미친다^[16]. 그림 1에서 누설전류가 증가하다가 하드 (hard) 항복이 발생하는 게이트 전압은 39 V였다. 게이트 전압을 음으로 인가하였을 때 절댓값으로 더 적은 전압인 –14.2 V에서부터 FN 터널링이 시작되어 누설전류가 증가하였다. 음의 게이트 전압을 인가 시 –41.8 V에서 하드 항복이 발생하였다.

게이트 전압을 양과 음의 방향으로 스윕하면 FN 터널링이 시작하는 전압의 절댓값이 다른 이유는 영향을 미치는 전계를 구할 때 게이트 전압에 평탄대 전압의 절댓값을 빼는 유무에 따라 영향이 있을 수 있으며, 양의 방향일 때 전자 트래핑이 우세하고, 음의 방향일 때는 정공 트래핑이 우세하기 때문이다. 게이트 전압이 양과 음의 값에 따라서, 양의 값일 때는 게이트 산화막에 전자들이 쌓이고, 이 전자들로 인하여 전계가 만들어진다. 반대로 게이트 전압이 음의 값일 때는, 게이트 산화막에 쌓이는 정공으로부터 전계가 만들어진다. 즉, 쌓이는 캐리어들로 인하여 전계가 만들어지므로, 양의 방향으로 게이트 전압을 스윕하면 게이트 전압이 0 V에서 평탄대 전압까지 반전 채널을 만들고, 그때까지는 게이트 산화막 주변에 전자를 모으지 않으므로 전압에서 평탄대 전압의 절댓값을 빼줘야 한다. 그림 1과 2의 FN 터널링이 시작하는 전압의 절댓값이 더 낮은 것으로 보면 제작된 소자는 정공 트래핑이 더 취약함을 알 수가 있다.

그림 1. 900 V급 SiO₂/4H-SiC MOSFET의 양 게이트 전압에 따른 측정된 게이트 산화막의 항복 전압

Fig. 1. Measured gate oxide breakdown of 900 V SiO₂/4H-SiC MOSFET toward a positive direction

그림 2. 900 V급 SiO₂/4H-SiC MOSFET의 음 게이트 전압에 따른 측정된 게이트 산화막의 항복 전압

Fig. 2. Measured gate oxide breakdown of 900 V SiO₂/4H-SiC MOSFET toward a negative direction

음 게이트 전압 스트레스는 상온 (RT) 및 150°C에서 게이트 전압에 V_GS = -10 V 혹은 –20 V, V_DS = 0 V 조건으로 스트레스 시간, 50 ks 동안 가해졌다. 그림 3, 4과 5의 스트레스 조건은 각각 V_GS = -10 V @ RT, V_GS = -10 V @ 150oC, V_GS = -20 V @ 150 oC였다. 그림 3, 4과 5의 스트레스 시간은 모두 50 ks였다. 스트레스를 인가할 때 소스와 드레인 전극은 단락시켜 접지시켰다. 스트레스가 가해지는 동안 전이 특성 (transfer characteristics)을 측정하지 않았으며, 이는 측정 과정이 소자의 전기적 특성을 변화시킬 수 있는 확률이 있기 때문입니다. 대신 스트레스 전, 후의 전달 특성을 비교하여 분석하였고, 스트레스 동안에는 게이트 누설전류만을 모니터링 하였다. 50 ks 동안 사용된 스트레스 조건으로 게이트 산화막에 치명적인 failure는 발생하지 않았다.

SiO₂/4H-SiC 인터페이스도 트랩이 중요하지만, 인터페이스 인근 트랩들도 소자의 전기적 특성에 악영향을 미친다. SiO₂/4H-SiC의 인터페이스 근처에 채널에 나쁜 영향을 미치는 전하를 가질 수 있는 트랩은 총 4가지이다. 이것들은 절연막 트랩 (oxide trap), 인터페이스 트랩 (interface trap), 이동 가능한 이온 (mobile ion)과 고정 전하 (fixed charge)이다^[8]. 어떠한 과정으로 인하여 양 전하를 가진 트랩들이 형성되면 소자의 문턱전압은 음의 방향으로 이동하게 된다. 반대로 음 전하를 가진 트랩들이 있으면 소자의 문턱전압은 양의 방향으로 이동하게 된다. SiO₂/4H-SiC 인터페이스에 있는 트랩과 인터페이스 근처 트랩들은 생성되는 근원이 다르지만, 이것들을 분류하기 복잡하므로 합쳐서 근처 인터페이스 트랩 (near-interface trap, NIT)라고 부른다. NIT으로 인하여 필드-효과 (field-effective) 이동도가 벌크 이동도보다 낮거나 전압 스트레스로 문턱전압이 이동하는 등 신뢰성 문제가 발생한다. SiO₂/4H-SiC의 트랩들이 웨이퍼 성장 및 소자 공정 문제들로 인하여 생성된다.

SiO₂/4H-SiC의 정공 트래핑이 SiO₂/Si보다 더 많을 것으로 예상하는데, 게이트 산화막의 에너지 밴드 갭이 8.9 eV라고 가정하면 4H-SiC 가전자대에서 전공에 대한 장벽이 2.9 eV에 불과하지만 Si은 4.6 eV이기 때문이다^[17,18]. 이것을 가전자대 밴드 오프셋 (band offset)으로 불리기도 한다. SiO₂/4H-SiC이 SiO₂/Si보다 밴드 오프셋이 적은 근본적인 이유는 4H-SiC가 와이드 밴드갭 반도체라서 그렇다. 스트레스 전압 하에서 에너지를 받아 4H-SiC의 가전자대 근처에 있는 정공이 NIT로 트랩되는 것이 정공 트래핑의 경로가 된다.

그림 3과 4는 RT 및 150°C에서 스트레스 전, 후의 측정된 전달 특성이다. 스트레스 조건이 V_GS = -10 V @ RT일 때 RT에서 ΔV_TH = -124 mV였다. 스트레스 조건이 V_GS = -10 V @ 150oC일 때 150oC에서 ΔV_TH = -158 mV였다. 그림 4에서 온도가 RT에서 150oC로 증가하면 순방향 드레인 전류가 증가하는 이유는 캐리어로 채워진 트랩 밀도가 감소하거나 가능한 전자 개수가 증가하였기 때문이다^[19]. 게이트 전압 스트레스의 온도가 150oC일 때 문턱전압 이동이 증가한 이유는 상온에서 트랩 차징과 150oC에서 추가적인 트랩 활성화로 발표되었다^[20]. 음 게이트 전압 스트레스 이후 문턱전압이 음의 방향으로 이동했다는 것은 전자가 게이트 산화막 인근에서 트랩에서 빠져나왔거나 양 전하를 가진 트랩이 노출 (uncover)했기 때문이다. 전자가 빠져나왔다는 것은 정공이 주입된 것으로 볼 수 있다. 스트레스 조건을 V_GS = -20 V @ 150oC로 변경하면 그림 5처럼 문턱전압의 이동이 150oC에서 ΔV_TH = -245 mV로 증가하였다. 150oC에서 게이트 전압 스트레스로 인한 문턱전압 이동의 증가는 산소 결함 (vacancy)로 인하여 생긴 약한 Si-Si 결합이 온도가 높고 전계가 있는 상황에서 깨져 추가로 트랩이 활성화가 된 것이다^[9].

그림 3. 스트레스 전, 후 900 V급 SiO₂/4H-SiC MOSFET의 측정된 전달 특성 (스트레스 전압 : V_GS = -10 V @ RT, 스트레스 시간 = 50 ks)

Fig. 3. Measured transfer characteristics of 900 V SiO₂/4H-SiC MOSFET (stress voltage : V_GS = -10 V @ RT, stress time = 50 ks)

그림 4. 스트레스 전, 후 900 V급 SiO₂/4H-SiC MOSFET의 측정된 전달 특성 (스트레스 전압 : V_GS = -10 V @ 150oC, 스트레스 시간 = 50 ks)

Fig. 4. Measured transfer characteristics of 900 V SiO₂/4H-SiC MOSFET (stress voltage : V_GS = -10 V @ 150oC, stress time = 50 ks)

그림 5. 스트레스 전, 후 900 V급 SiO₂/4H-SiC MOSFET의 측정된 전달 특성 (스트레스 전압 : V_GS = -20 V @ 150oC, 스트레스 시간 = 50 ks)

Fig. 5. Measured transfer characteristics of 900 V SiO₂/4H-SiC MOSFET (stress voltage : V_GS = -20 V @ 150oC, stress time = 50 ks)

그림 6은 음 게이트 전압 스트레스 인가 전과 후, 스트레스가 끝난 뒤 24시간 방전 후 소자의 문턱 전압이다. 스트레스 이후에 24시간 동안 150 oC에서 전압을 걸지 않고, 방전을 시킨 후 소자의 문턱 전압을 측정하였다. 만약 150oC에서 게이트 전압 스트레스를 완료 후 온도를 변하지 않고 그 상태에서 24시간 방전하면 문턱전압이 일부 회복이 되었지만, 게이트 전압 스트레스 끝난 뒤 24시간 방전 후 온도를 150oC에서 상온으로 내리면 문턱전압이 대폭 회복하였다. 이 경우 RT에서 게이트 전압 스트레스 인가 전의 문턱전압으로는 완전히 회복은 못되었다. 게이트 전압 스트레스로 인하여 게이트 산화막 인근에 물리적 손상이 발생했거나 트랩 에너지 레벨이 mid gap 인근에 있어 24시간 방전시간이 부족했을 것으로 추정된다.

그림 6. 스트레스 전, 후 900 V급 SiO₂/4H-SiC MOSFET들의 측정된 문턱 전압

Fig. 6. Measured threshold voltage of 900 V SiO₂/4H-SiC MOSFETs

그림 7은 RT에서 V_GS = -10 V을 50 ks동안 인가시킨 후 게이트 전압 스트레스 전, 후의 소자의 측정된 게이트 누설전류이다. 게이트 전압 스트레스 전 V_GS = 15 V에서 게이트 누설전류가 1.0 × 10^-9 A에서 2.3 × 10^-9 A으로 증가하였지만, 게이트 전압 스트레스로 인하여 게이트 산화막에 물리적 손상이 발생하는 등 게이트 누설전류가 과도하게 증가하지 않았다. 그림 8은 150oC에서 V_GS = -10 V를 50 ks동안 인가시킨 후 게이트 전압 스트레스 전, 후 소자의 측정된 게이트 누설전류이다. 게이트 전압 스트레스 인가 전 RT와 150oC에서 게이트 누설전류는 각각 6.0 × 10^-9 A와 8.5 × 10^-9 A였다. 게이트 전압 스트레스가 끝난 뒤 150oC에서 게이트 누설전류는 8.2 × 10^-9 A로, 게이트 전압 스트레스로 인하여 문턱 전압이 이동되었지만, 게이트 누설전류의 변화는 미미하였다. 게이트 누설전류는 수 nA 수준에 불과하였고 게이트 저전압 스트레스 이후 큰 변화는 관찰되지 않았다. 만약 스트레스 시 게이트 전압이 더 커지면 문턱 전압의 이동이 논문의 결과보다 더 커지고, 큰 폭으로 누설전류가 변화할 수도 있다.

그림 7. 스트레스 전, 후의 900 V급 SiO₂/4H-SiC MOSFET 측정된 게이트 누설전류 (스트레스 전압 : V_GS = -10 V @ RT, 스트레스 시간 = 50 ks)

Fig. 7. Measured leakage current of 900 V SiO₂/4H-SiC MOSFET (stress condition : V_GS = 10 V @ RT, stress time = 50 ks)

그림 8. 스트레스 전, 후 900 V급 SiO₂/4H-SiC MOSFET 측정된 게이트 누설전류 (스트레스 전압 : V_GS = -10 V @ 150oC, 스트레스 시간 = 50 ks)

Fig. 8. Measured leakage current of 900 V SiO₂/4H-SiC MOSFET (stress voltage : V_GS = 10 V @ 150oC, stress time = 50 ks)

3. 결 론

게이트에 가해진 음 게이트 전압 스트레스는 SiO₂/4H-SiC MOSFET의 게이트 산화막 내에서 정공 트래핑을 유도하였으며, 이에 따라 소자의 문턱전압이 음 방향으로 이동하였습니다. 50 ks 동안의 음 게이트 전압 스트레스 후 측정된 문턱 전압 변화는 RT에서 -124 mV, 150°C에서 –158 mV였다. 소자에 음 게이트 전압 스트레스 인가 전과 후의 문턱전압을 측정했으며, 온도를 변화시키지 않고 24시간 방전하여 문턱전압을 다시 측정하였다. 게이트 전압 스트레스가 종료 후 문턱전압이 일부 회복이 되었지만, 동작 온도를 150oC에서 상온으로 내리면 전자 개수가 줄어들어 문턱전압이 대폭 원래 값 근처로 회복하였다. 50 ks동안 V_GS = -10 V의 게이트 전압 스트레스는 문턱전압을 이동시켰지만, 게이트 누설전류는 게이트 전압 스트레스시 온도가 RT나 150oC이든 수 nA 수준으로 주목할만하게 변하지 않았다. SiO₂/4H-SiC MOSFET는 SiO₂/Si MOSFET에 비해 NBTI에 취약하므로 연구가 추가적으로 필요하다. NBTI로 문턱 전압이 음으로 이동 후 다시 PBTI를 걸면 문턱 전압이 양의 방향으로 이동하므로 이를 이용하면 문턱 전압을 일부 복구시킬 수는 있으나 회로에서 다양한 바이어스가 MOSFET에 인가되므로 선호되지는 않는다. NBTI를 개선하려면 SiO₂/4H-SiC interface state density를 줄여하고, 사용자 입장에서 SiO₂/4H-SiC interface state density를 알 수 없으므로 전력 회로 동작으로 현재 수준에서 SiO₂/Si MOSFET보다 큰 폭의 NBTI가 생기고 회로 동작으로 문턱 전압이 음의 방향으로 이동한다고 고려하고 동작에 무리가 없도록 설계해야 한다.