2.2.1 DAQ

그림 2. DAQ 블록도

Fig. 2. Block Diagram of the DAQ

본 논문의 DAQ 블록도는 그림 2와 같다. DAQ는 RFSoC를 사용하여 200MSPS 이상, 14bit 이상을 만족하는 성능의 ADC를 적용한다. 이를 통해 5CH 입력 신호를 병렬로 샘플링 한다. 이때, Nyquist Frequency 이론에 따라 입력 신호 중심주파수의 2배 이상 속도로 오버 샘플링을 수행한다^[7]. 이를 통해 Aliasing 현상으로 발생할 수 있는 Noise를 최대한 회피하여 신호처리를 진행한다. 이후 내부 DDC 구조를 통해 주파수 하향 변환 기능을 수행한다.

FPGA에서는 내부 로직을 사용하여 DDC, Window, FFT, 형 변환 기능을 구현한다. DDC는 추가적인 주파수 하향 변환 기능을 수행하며, DDS(Direct Digital Synthesizer), FIR(Finite Impulse Response) Filter, Decimation으로 구성된다. 전처리가 완료된 데이터는 인터페이스를 통해 OPC의 DSP에 전달한다.

이외에 주파수합성기로부터 시스템 기준 주파수를 입력받아 사용한다. 이는 시스템 전체 동기를 맞추는데 사용된다.

2.2.2 SIG

그림 3. SIG 블록도

Fig. 3. Block Diagram of the SIG

본 논문의 SIG 블록도는 그림 3과 같다. SIG는 운용에 필요한 3CH 출력 신호를 생성한다. 이를 위해 먼저 FPGA 내부 로직에서 신호 생성관련 모듈을 통해 운용하고자 하는 기초 신호를 생성한다. 이후 RFSoC DAC에서 2GSPS이상, 14bit 이상의 성능과 내부 DUC 구조를 통해 원하는 중심주파수를 생성한다. 이때 원하는 중심주파수에 해당한 Nyquist Zone을 선택하고, Anti-Sync Function을 적용하여 대역폭 내 일정한 출력이 가능하도록 구현한다.

2.2.3 OPC

그림 4. OPC 블록도

Fig. 4. Block Diagram of the OPC

본 논문의 OPC 블록도는 그림 4와 같다. OPC는 DAQ에서 전처리된 데이터를 입력받아 후처리한다. 후처리는 DSP에서 수행하며, DSP는 총 2개를 사용하고, 각 8개의 Core가 존재한다. 또한, DSP 간 PCIE 인터페이스와 Flash, DDR3 메모리를 적용하여 고속 병렬 연산 및 대용량 데이터 처리를 수행한다. 또한, 시스템 운용에 필요한 3CH 출력 신호 정보를 SIG에 전달한다. 이외에 EMIF16를 통해 RFSoC FPGA와 DSP 사이에 시스템 제어 정보를 전달하여 각 구성품을 제어한다.

2.2.4 PWR

그림 5. PWR 블록도

Fig. 5. Block Diagram of the PWR

본 논문의 PWR 블록도는 그림 5와 같다. PWR는 DAQ, SIG, OPC 주요 소자에 필요한 전원을 외부 전원 5V를 입력받아 Switching Regulator를 사용하여 조건에 따라 공급한다.

2.2.5 디지털 수신단

그림 6. 디지털 수신단 블록도

Fig. 6. Block Diagram of the Digital Receiver

본 논문의 디지털 수신단 블록도는 그림 6과 같으며, DAQ의 RFSoC ADC와 FPGA를 사용하여 설계한다. 5CH 10MHz 이상의 중심주파수 입력 신호는 RFSoC ADC를 통해 중심주파수의 2배 이상 속도로 병렬 고속 샘플링 된다. 이후 입력 신호는 디지털 데이터 I, Q 로 변환되어 RFSoC ADC 내부 DDC에 전달되고, 주파수 하향 변환된다. 이후 FPGA로 전달되어 추가적인 DDC 기능을 수행하고, 최종 100kSPS 이상의 샘플링 속도로 출력된다. 이때, FPGA Resource 최적화를 위해 총 3단계의 Filter & Decimation을 구조를 적용하여 설계한다. 해당 구조를 적용하기 전과 후를 비교한 결과, DSP Slices 사용량 기준 20% 이상 감소된 효과를 보인다.

그림 7. 디지털 수신단 시뮬레이션 결과

Fig. 7. Simulation Result of the Digital Receiver

디지털 수신단 설계 시뮬레이션 결과는 그림 7과 같다. 모두 계산된 값과 일치하는 것을 확인하였다.

2.2.6 운용 신호 생성단

그림 8. 운용 신호 생성단 블록도

Fig. 8. Block Diagram of the Operational Signal Generator

본 논문의 운용 신호 생성단 블록도는 그림 8과 같으며, SIG의 RFSoC DAC와 FPGA 내부 로직을 사용하여 설계한다. 먼저 DSP로부터 운용 신호 생성 정보를 받아 FPGA에서 낮은 샘플링 속도의 기초 신호를 생성한다. 이후 RFSoC DAC로 전달되어 DUC의 DDS를 통해 원하는 중심주파수로 신호를 옮기고, Interpolation 기능을 수행하여 원하는 샘플링 속도로 신호를 보간한다. 이후 RFSoC DAC 에서 원하는 형태의 최종 신호를 샘플링 하여 출력한다. 이는 1GHz 이상의 중심주파수와 100MHz 이상의 대역폭을 가진다.

운용 신호 생성단 설계 시뮬레이션 결과는 그림 9와 같다. 모두 계산된 값과 일치하는 것을 확인하였다.

그림 9. 운용 신호 생성단 시뮬레이션 결과

Fig. 9. Simulation Result of the Signal Generator

2.3.1 수신동적영역 시험

수신동적영역 측정 시험은 신호처리기 입력 5CH에 특정 주파수의 정현파 신호를 인가하고, 해당 신호 크기를 변화시킨 결과를 측정한다. 입력 신호의 크기와 신호 처리된 결과의 크기 간 변화량 차이를 선형성 오차로 정의한다^[8]. 또한, 선형성 오차가 ±1dB, 채널 간 오차가 ±1dB 이하인 영역을 수신동적영역으로 정의한다. 수신동적영역은 60dB 이상의 특정 영역을 확보하는 것을 목표로 한다^[9]. 그림 10은 수신동적영역 시험 결과이며, 60dB 이상으로 확보되어 목표 성능을 만족하였다.

그림 10. 수신동적영역 시험 결과

Fig. 10. Reception Dynamic Range Test Result

2.3.2 주파수 오차 시험

주파수 오차 측정 시험은 신호처리기 입력 5CH에 특정 주파수의 정현파 신호를 인가하고, 해당 신호의 주파수를 변화시킨 결과를 측정한다. 입력한 신호의 주파수 계산 Cell과 측정된 주파수의 Cell 차이를 주파수 오차로 정의한다. 주파수 오차는 ±1 Cell 미만 성능을 목표로 한다^[10]. 표 1은 주파수 오차 결과이며, ±1 Cell 미만으로 목표 성능을 만족하였다.

2.3.3 운용 신호 출력 시험

운용 신호 출력 시험은 신호처리기 출력 3CH에 원하는 특정 중심주파수와 대역폭이 나오는지 확인한다. 1GHz의 중심주파수로 CW 출력 시 Peak 값 기준 –20dB 이상 특정 출력, 100MHz 대역폭을 가진 Chirp 출력 시 대역폭 내 최저 Peak 값 –20dB 이상 특정 출력을 목표로 한다. 그림 11은 운용 신호 출력 시험 결과이며, CW 기준 –20dB 이상, Chirp 기준 –20dB 이상으로 목표 성능을 만족하였다.

그림 11. 운용 신호 출력 시험 결과

Fig. 11. Operational Signal Output Test Results

2.3.4 외부 인터페이스 시험

외부 인터페이스 시험은 통신 인터페이스 시험, 송수신 구간 제어 신호 시험을 진행한다. 통신 인터페이스 시험은 신호처리기의 RS422 통신 결과 값을 측정한다. 총 12,000회 이상 통신 중 오류 횟수는 0회 이하를 목표로 한다. 표 2를 확인한 결과 통신 오류 횟수는 0회로 목표 성능을 만족하였다.

송수신 구간 제어 신호 시험은 신호처리기의 제어 신호 출력을 오실로스코프로 측정한다. 이때 제어값과 측정값의 오차범위는 100ns 이하를 목표로 한다. 그림 12를 확인한 결과 오차범위 100ns 이하로 목표 성능을 만족하였다.

그림 12. 송수신 구간 제어 신호 측정 결과

Fig. 12. Test Result of Transmission & Reception Section Control Signal Generation