1. 서 론

반도체 디바이스는 웨이퍼 상에 단위면적당 고집적화를 추구하며 진화하고 있다. 또한 디스플레이산업은 글라스 기판 상에 고해상도를 구현하는 기술로 발전하고 있다. 여기에 더해 생산성을 높이기 위해 웨이퍼의 크기를 300 mm에서 450 mm로, 글라스 크기를 8세대에서 11세대로 키워 경쟁력을 높이고 있다. 또한 태양전지산업에서도 생산성을 높이기 위해서 처리기판의 크기가 증가하고 있다. 이들 산업은 공통적으로 디바이스 제조 공정 장치에 의해 제조된다. 특히 대면적 PECVD(Plasma Enhanced Chemical Vapor Deposition) 공정은 여기주파수가 13.56 MHz인 고주파(HF, High Frequency)에서 플라즈마 밀도가 높고 이온 에너지가 낮고, 증착률이 높은 고품질의 초고주파(VHF, Very High Frequency)를 도입을 하고 있다^[1]. 또한 주파수의 증가는 증착률도 증가한다^[2,3].

기판이 점점 커지고 인가 주파수가 높아짐에 따라 CCP(Capacitively Coupled Plasma) 전극에서는 정재파가 강하게 발생한다. 그림 1은 여기주파수 증가에 따른 원형 기판의 직경이 증가함에 따른 정재파로 인한 불균일도가 증가한다^[4]. 전극 형상이 원형인 경우에서는 정재파를 감소시키는 것이 다소 용이하나, 직사각형의 기판의 경우에는 그 설계방법이 난해하고 많은 시행착오를 수반해야 하는 어려움이 있다. 이번 연구에서는 지금까지 정재파 감소에 대한 대면적 전극설계기준이 없어 7단계 전극설계 프로세스를 정립하여 게재하였다.

2. 본 론

본 논문에서는 상부 전극인 캐소드를 오목형상으로 가공하는 기법으로 정재파를 감소하는 프로세스를 소개한다. 대개 상부전극 중앙에서 RF(Radio Frequency) 전원을 인가하는데 중심축에서 방사선 방향으로 전극의 표면을 타고 내려와서 서로 만나서 정재파가 생성된다. 전극은 크고 주파수는 높아 전극에 비해 상대적으로 파장이 짧은 경우 강한 정재파가 만들어진다. 따라서 단위 면적당 상부전극과 하부전극 간 거리를 달리하면 균일한 전기장을 유도할 수 있다. 전극의 가공 깊이에 대한 수식은 베셀 함수를 토대로 정재파 완화 방정식이 제시된다^[5].

지금부터는 가우시안 전극의 가공 깊이에 대한 방정식을 유도한다.

우선 맥스웰 방정식에서 원통형 형상에서 자기장은 순수 방위각($B_{\phi}$)이며, 전기장은 수직 방향 ($E_{z}$) 및 반지름 방향 ($E_{r}$)의 구성요소만 가진다.

진공에서 각주파수 $\omega$에서의 정현파가 인가하는 경우 모든 필드에서 시간 의존성을 가진다. 암페어 방정식과 패러데이 방정식으로부터 다음 방정식을 유도한다.

반지름 방향의 전기장을 제거한 전계 강도 방정식은 다음과 같다.

여기서 전기장은 전도체 표면에 수직이어야 한다. 전기장은 전극 표면에서 평행인 성분은 없다. ($\vec{E}\times\vec{n}=0$)

상기 (5) 식을 정리하면 이는 평행한 전극에서 맥스웰 방정식은 그림 2와 같은 베셀함수 프로파일을 따른다.

$J_{0}=$ 0차 제1종 베셀함수

$E_{z}$는 축 방향 전기장, $E_{0}$는 $r$=0인 중심축에서의 전기장이다.

$d\vec{r}$은 전극의 표면을 따라가는 탄젠트 벡터이고 전극 표면에서 전기장은 $d\vec{r}$에 수직이다. ($d\vec{r}·\vec{E}=0$)

정재파 효과로 인한 반지름 방향의 불균일도를 감소하기 위해서는 전극을 평행하지 않고 전극 사이의 거리를 반지름 방향의 거리에 따라 변화를 주는 방법이 될 수 있다. 패러데이 방정식과 암페어 방정식에서 축 대칭으로 가정하여 다음 방정식을 유도한다.

이때 $K$는 임의의 상수이다.

(8) 식을 (7) 식에 대입한다.

$E_{z}$는 $r$에 관계없다는 가정하에 $f(z)$를 구하고 $z$에 대하여 우함수를 취하고 임의의 상수 $K$를 정리한다. (9) 식에서 $f(z)=\cos(k· z)$이다.

$d\vec{r}$은 가우시안 전극의 표면을 따라가는 탄젠트 벡터이고 전극표면에서 전기장은 $d\vec{r}$에 수직이다.

이때 $C$는 적분상수이며, $k_{0}· z\ll 1$의 경우에 다음과 같이 근사할 수 있다.

$z_{0}(r)$은 플라즈마가 없는 진공상태에서 반지름이 $r$이고 전극 간의 간격은 $d_{gab}$인 평판 전극에서 가우시안 형태의 가공이 이루어진 전극 간의 거리를 의미한다. 다시 말하면, $z_{0}(r)$은 반지름이 $r$인 경우 중심축에서의 전극 거리이다.

지금까지 플라즈마가 없는 진공상태에서 중심축에서 전극 사이의 거리가 $d_{gab}$이고, 균일한 수직방향의 전기장 $E_{z}$를 생성하는 가우시안 형태의 방정식을 유도하였다.

다음은 플라즈마 상태에서의 전극 간의 거리를 유도하고자 한다.

진공상태에서의 전파속도는 플라즈마 상태, 즉 전극 간의 플라즈마 매질의 영향으로 상대적으로 빠르다.

진공에서의 광속을 유도하는 $c=1/\sqrt{\mu_{0}\varepsilon_{0}}$이다. 전자파속도 $v=\dfrac{1}{\sqrt{\varepsilon\mu}}$, 다르게 표현하면 $v=\dfrac{1}{\sqrt{\varepsilon_{r}\mu_{r}}}·\dfrac{1}{\sqrt{\varepsilon_{0}\mu_{0}}}$로 나타낼 수 있는데 전파속도는 유전율의 제곱근에 반비례한다. 따라서 플라즈마 상태에서 유전율을 구해야 한다.

$\varepsilon_{p}$는 플라즈마 비유전율, $\omega_{pe}$는 전자 플라즈마 주파수, $\upsilon$는 전자~중성 충돌 주파수, $e$는 전자의 전하량, $n_{e}$는 전자밀도, $\varepsilon_{0}$는 진공 유전율, $m_{e}$는 전자 질량이다.

$E_{z}$는 축 방향 전기장이고 $E_{0}$는 $r$=0인 중심축에서의 전기장이다.

$J_{0}=$ 0차 제1종 베셀함수

여기서 $\varepsilon_{eff}$는 유효 비유전율(effective relative permittivity)이고, $\varepsilon(z)$는 $z$에 대한 비유전율이다.

전극 간의 진공 쉬스(vacuum sheath)[$\varepsilon(z)=1$]와 벌크 플라즈마(bulk plasma)[$\varepsilon(z)=\varepsilon_{p}$]가 직렬($d_{gab}=d_{p}+2· d_{s}$)로 이루어진 유효 비유전율은 다음과 같다.

플라즈마 비유전율의 크기는 1보다 휠씬 크며, (25) 식으로 근사할 수 있다.

플라즈마 상태에서의 정재파를 완화하는 (26) 식은 진공 상태와 마찬가지로 $J_{0}$의 베셀함수 프로파일을 따르고 추가로 유효 비유전율의 제곱근이 곱하여진다.

$z_{p}(r)$은 플라즈마 상태에서 반지름이 $r$이고 전극 간의 간격은 $d_{gab}$인 평판 전극에서 가우시안 형태의 가공이 이루어진 전극 간의 거리를 의미한다. 다시 말하면, $z_{p}(r)$은 반지름이 $r$인 경우 중심축에서의 전극간의 거리이다.

(28) 식에서 $z_{p-depth}(r)$은 플라즈마 상태에서 반지름이 $r$인 경우 중심축에서의 전극의 가공 깊이를 나타낸다.

지금까지 유도된 (25) 식과 (28) 식을 토대로 그림 3의 7단계의 전극설계 프로세스를 정립하였다.

1단계는 공정을 수행하고자 하는 하부전극과 상부전극 간의 거리, 즉 전극간격을 설정하고 그에 준한 압력조건을 가지고 1D로 플라즈마 해석으로 쉬스와 벌크 플라즈마 영역을 구한다. 2단계는 1단계에서 나온 쉬스 두께를 (25) 식에 대입하여 Gap 공간의 유효 비유전율 $\varepsilon_{eff}$을 구한다.

3단계는 가공 깊이 계산은 (28) 식으로 유도하였다.

$z_{p-depth}(r)$은 전극 중심축에서 전극반경$r$에서의 상부전극의 중심부 가공깊이이다. $d_{gap}$은 전극간격이고 $\varepsilon_{eff}$는 2단계에서 설명한 유효 비유전율이고, $k_{0}$는 $k_{0}=w/c,\: c=1/\sqrt{\mu_{0}\epsilon_{0}}$ 여기서 진공에서의 유전율 $\mu_{0}\approx 4\pi\times 10^{-7}[H/m]$, 진공에서의 투자율$\epsilon_{0}\approx 8.8582\times 10^{-12}[F/m]$이다.

4단계는 플라즈마 조건에서의 여기주파수를 진공 조건으로 환산한 주파수를 구한다^[6]. 그림 4는 변환 과정을 도식화하였다.

5단계는 평판 조건에서의 전자기장 사전해석이다. 이 과정은 생략해도 무방하나 전극의 가공 전과 후를 비교해 보기 위해서는 필요하다. 6단계는 전극 가공 단계 즉, 렌즈 가공 단계이다. 가공 방법은 2가지로 나눌 수 있다. 하나는 이론적 방법인 베셀함수에 준하여 가공하는 방법과 다른 하나는 시뮬레이션 결과에 상응한 전기장의 세기에 비례하여 최고 높이에 맞게 등고선의 기울기를 가지는 방법이다. 저자는 후자를 추천한다. 그 이유는 원형전극의 경우는 2차원 축대칭 모델로 전자의 베셀함수로도 가능하나 사각형전극의 경우는 함수 값으로 표현하기가 난해하다. 마지막 7단계는 형상가공 후 시뮬레이션 검증단계이다.

이상의 7단계 프로세스를 바탕으로 그림 5에서 원형 전극을 예시를 부연 설명을 하고자 한다.

전극의 크기가 지름 1.1 m의 크기를 갖고 여기주파수 40,68 MHz, 전극의 간격은 15 mm, 4 Torr조건에서 전극의 가공 깊이를 구한다. 이 경우 쉬스 두께는 2 mm의 결과 값을 얻을 수 있었다. 이 값은 그림 6에서 추가 설명을 한다. 이때 가공 깊이는 3.4 mm이다. 개선 전 9.9%의 불균일도를 1.1%로 개선의 효과를 검증할 수 있었다. 이때 베셀함수의 프로파일을 12분할로 나누어 축대칭으로 정교한 형상으로 전극을 가공하였다. 세분화할수록 불균일도는 개선됨을 알 수 있었다.

그림 6은 상기 조건을 포함하여 쉬스 두께를 구하기 위한 해석 결과이다. 진공압력 4 Torr의 Ar Gas, 인가전압 300 V RF, 전극간격을 15 mm, 25 mm일 때 각각의 여기주파수 13.56 MHz, 40.26 MHz, 60 MHz로 인가했을 때의 평균 쉬스 두께를 나타내었다. 전기장 세기가 0일 때 벌크 플라즈마 영역으로 경계부를 표현하였다. 그림 6의 예제에서 쉬스 두께는 각각 1.5 mm, 2.5 mm이다. 이 값이 다른 이유는 우측의 음극 전극에서 전자가 많이 방출되고 맞은편의 접지전극에서는 무거운 이온의 증가로 상대적으로 두께가 작다. 양단의 평균 쉬스 두께는 2 mm를 얻을 수 있었다.

상기 예시에서 플라즈마 해석은 상용프로그램 COMSOL을 사용하고 전자기장 해석은 HFSS를 사용하였다.

그림 7은 여기주파수, 전극간격, 쉬스 두께 등의 다양한 조건에서의 전극 깊이에 대해 확인이 용이하도록 그래프로 표현하였다. 다만 원형전극이라는 점과 중공 홀이 아니라 평판전극이라는 점에 유의하고 참고 할 것을 권한다.

마지막으로 직사각형 구조를 갖는 전극에 대해서 추가 설명을 하겠다. 앞서 그림 5에서 여기주파수 40.68 MHz의 조건에서 직경이 1.1 m의 원형전극의 불균일도가 9.9%로 볼 때 1.1 m의 정사각형을 갖는 전극의 불균일도는 14.3%이고 1.1 m × 1.4 m의 직사각형의 경우에는 24.4%로 현저히 증가한다.

그림 8은 직사각형 전극에서의 모형제작 과정으로 전기장 해석 후 등고선을 3D로 모델링하여 전기장의 최고치와 이론적 계산한 가공 최대깊이를 Z축 방향으로 비례 축척하여 모형을 만들었다. 참고로 11세대의 기판 크기는 3,000 mm × 3,320 mm로 유효반경은 대략 1,800 mm이다. 이때 전극 간격이 15 mm, 여기주파수 13.56 MHz 인가 시 가공 깊이 최고치는 약 3.7mm이다.

3. 결 론

이상의 7단계 프로세스로 전극의 설계과정에 대해 알아보았다. 대면적 CCP 플라즈마해석은 고성능의 CPU(Central Processing Unit), 대용량의 메모리가 요구되어 일반적인 환경에서는 현실적으로 어려운 상황이다. 이의 간소화 방안으로 전극의 간격을 설정하고 공정 조건에 준한 쉬스 두께를 해석하여 가공 깊이를 이론식에 의해 계산하여 전자기장 해석 툴로 축척 모형을 모델링하여 전극을 가공하였다. 이를 통해 원형전극에 대해 예시하였고 직사각형전극의 가공방법에 대해서도 간략히 설명하였다. 전극설계에 있어 유의할 부분은 원형전극에서는 베셀함수의 프로파일을 세분화하여 나눌 필요가 있으며 직사각형 전극의 경우도 마찬가지로 등고선의 간격을 조밀하게 나누면 불균일도가 보다 개선됨을 알 수 있었다.

7단계의 전극설계 프로세스를 정립함으로서 고가의 전극설계의 시행착오를 최소화할 수 있으며, 또한 다양한 전극의 형상은 물론 기판 크기 및 여기주파수의 증가에 따라 발생하는 정재파에 의한 전기장 불균일도의 개선된 폭넓은 전극설계에 기여할 것으로 기대가 된다. 차기 논문에는 이번에 다루지 못한 음극 홀 전극설계 부문에서의 연구내용을 게재하고자 한다.