2.1 시뮬레이션 설계

정밀한 소자 시뮬레이션을 위해서 다이아몬드의 물성 파라미터 설정이 필수적이다. 다이아몬드의 포화 드리프트 속도, 정공 재결합 시간, 전자 친화도, 상온 에너지 밴드 갭, 유전율 및 정공 산란 스케일 계수를 각각 2.7 × 107 cm/s, 10-9 s, 1.5 eV, 5.5 eV, 5.7 및 10-6 cm로 설정하였다. 그림 1은 Al₂O₃ 게이트 절연막을 가지는 p형 다이아몬드 MOSFET의 구조이다. 도핑되지 않는 다이아몬드 기판의 표면을 수소 플라즈마 처리를 통하여 p형 다이아몬드 층(혹은 표면 흡수층)이 만들어지고, C-H 쌍극자 효과에 의하여 2DHG 채널이 형성된다 ^(2-4). P형 다이아몬드 층과 2DHG 채널은 정공이 흐를 수 있다. 캐리어가 정공인 온 전류는 2DHG 채널을 통해 이동하며, 오프 스위칭은 게이트 전압에 의한 표면 p형 다이아몬드 층과 2DHG의 공핍에 의해서 이루어진다. P형 다이아몬드 층은 표면에서 0.3 nm까지 5 × 1017 cm-3의 도핑 농도를 가지도록 설계하였다. 표면에서부터 0.3 nm와 0.5 nm 사이 영역에 존재하는 2DHG는 5 × 1018 cm-3의 정공 농도를 가지도록 설계하였다. Al₂O₃ 게이트 절연막 두께, 게이트–소스 간격 및 게이트–드레인 간격은 각각 0.01, 0.2 및 0.2 ㎛이다. 게이트 금속은 알루미늄이다. 소스, 게이트 및 드레인 컨택의 길이는 각각 0.2, 0.3 및 0.2 ㎛이다. 쿨롱 산란을 연구하기 위하여 Al₂O₃ 절연막/p형 다이아몬드 층 사이 인터페이스에 1010 cm-2의 음의 고정 전하(fixed charge)를 설계하였다.

P형 다이아몬드 수평형 MOSFET은 표면 근처에 채널을 가지고 있으므로, 온 동작 시 채널에서 발생한 산란을 고려한 Lombardi 이동도 모델 ⁽¹⁰⁾이 적합하다. Lombardi 이동도 모델은 Mathiessen 법칙($\dfrac{1}{\mu}=\dfrac{1}{\mu_{b}}+\dfrac{1}{\mu_{sr}}+\dfrac{1}{\mu_{c}}+\dfrac{1}{\mu_{ac}}$)을 사용하여, 소자의 이동도는 $\mu_{b}$(산란을 고려하지 않는 벌크 이동도), $\mu_{sr}$(표면 거칠기 산란을 고려한 이동도), $\mu_{c}$(쿨롱 산란을 고려한 이동도) 및 $\mu_{ac}$(포논 산란을 고려한 이동도)를 모두 고려한다.

포논 산란은 특정 온도에서 원자들이 진동하여 결정체 내에서 음향파를 생성하며 발생하는 것이다. 포논이 전자 또는 정공과 충돌하고 산란시키기 때문에 캐리어 이동도에 영향을 미치게 된다 ^(11-12). 온도와 전계가 높을수록 포논 산란이 증가하므로 이동도는 감소한다. 표면 거칠기 산란은 반도체와 게이트 산화물 계면 사이 거칠기에 의하여 발생하는 산란으로 이로 인하여 벌크 이동도에 비하여 표면 이동도는 감소하게 된다. 쿨롱 산란은 주로 절연막 고정 전하 및 절연막/반도체 계면에 트랩된 전하들에 의하여 발생한다. Al₂O₃/p형 다이아몬드 층 사이 인터페이스에 고정 전하가 존재하지 않으면 쿨롱 산란은 발생하지 않는다. 산란이 고려하지 않는 벌크 이동도는 도핑 농도와 온도에 의하여 결정된다. 정리하면, 네 이동도를 고려한 Lombardi 이동도 모델은 캐리어 농도, 온도 및 전계에 의한 산란을 고려한 모델이다.

2.2 수치해석 전기적 특성

설계한 p형 다이아몬드 MOSFET의 문턱 전압을 추출하기 위하여 VDS = -0.5 V에서 전달(VGS–IDS) 특성을 그림 2처럼 풀었으며, 추출된 문턱 전압은 -0.01 V이었다. 소자의 문턱 전압은 2DHG의 도핑 농도로 제어할 수 있다. 소자의 출력(VDS–IDS) 특성을 얻기 위하여 VGS를 0 V에서 -1 V로 sweep한 다음에 VDS를 0에서 -10 V까지 sweep하였다.

그림 3은 소자의 시뮬레이션 출력 특성이다. 산란을 고려하지 않는 벌크 이동도를 이용한 경우 가장 높은 온 전류를 가지고 있었고, VGS, VDS가 각각 -1, -10 V인 포화 구간에서 온 전류는 456 mA/mm이었다. 동일 바이어스 조건에서 표면 거칠기, 쿨롱 및 포논 산란을 고려한 온 전류는 각각 355, 355 및 133 mA/mm로 감소하였다. 또한, 포논 산란이 표면 거칠기와 쿨롱 산란과 비교해 온 전류를 상당히 감소시켰다. 또한, 참고문헌⁽²⁾에서 추출한 VGS = -1 V, VDS = -10 V에서 실험 온 전류인 50 mA/mm를 별표로 그림 3에 표기하였다. 동작 온도에 따른 출력 특성을 그림 4처럼 추가하였다. 동작 온도가 낮아질수록 벌크 이동도가 높아지고 산란이 감소하여 온 전류가 증가함을 확인하였다.

산란에 의한 정공 이동도 영향을 연구하기 위해서 VGS = -1 V, VDS = -10 V에서 정공 이동도를 그림 5처럼 분석하였다. 소자의 우측 및 좌측 상단에 드레인과 소스 컨택이 있다. 드레인과 소스 컨택에 걸려있는 -10와 0 V로 인하여 전계는 소스에서 드레인으로 걸리고, 정공은 소스에서 드레인 컨택으로 흐른다. 이차원 정공 이동도를 분석하면 다른 지점보다 소스 컨택 아래 값이 크다. 그 이유는 게이트와 드레인 전압으로 인하여 소자 내 전계가 소스 컨택 하단보다는 드레인 컨택 하단에 주로 걸리기 때문이다. 소스 컨택에서 주입된 정공은 2DHG 채널을 통해 드레인 컨택으로 이동해가는 과정 중에 드레인 컨택 하단에서 산란이 집중적으로 발생하는 것이다. 높은 전계가 걸리지 않는 소스 컨택 하단에서는 산란을 고려하지 않는, 표면 거칠기, 쿨롱, 포논 산란을 고려한 MOSFET은 모두 930 – 940 cm²/Vs의 최대 정공 이동도를 가졌다.

MOSFET의 채널 중앙에서 Al₂O₃/p형 다이아몬드 층 사이 인터페이스에서 2DHG 하단으로 정공 이동도의 깊이 프로파일(depth profile)을 그림 6처럼 추출했다. 깊이 프로파일에서 최대 $\mu_{b}$, $\mu_{sr}$, $\mu_{c}$ 및 $\mu_{ac}$는 각각 429, 425, 348 및 252 cm²/Vs이었다. 포논 산란이 표면 거칠기와 쿨롱 산란과 비교해 정공 이동도 감소 측면에서 우세하였다. Mathiessen 법칙에 의해서 모든 산란을 고려한 정공 이동도는 $\mu_{sr}$ 및 $\mu_{c}$보다 낮은 $\mu_{ac}$을 따라가게 된다.

드레인 전극 인근 게이트 절연막 하단에서 최대 전계가 걸리므로 포논 산란은 이 지점을 중심으로 발생하게 되어 정공 이동도가 감소하고, 이것은 p형 다이아몬드 MOSFET의 온 전류를 제한한다. 표면이 수소 처리된 다이아몬드 MOSFET에서 포논 산란이 우세한 이유는 실리콘 CMOS와 달리 표면 인근의 고밀도 2DHG 채널 때문이다.

결론적으로 2DHG 채널을 가지는 p형 다이아몬드 MOSFET의 우세한 포논 산란을 억제하려면 온 동작 시 소자에 전계가 드레인 인근 게이트 절연막 하단에 집중되지 않도록 필드 플레이트, 약하게 도핑된 드레인 접합 혹은 최적화된 게이트–드레인 간격 설계가 필요하다. 동작 조건에서 게이트 절연막의 전계가 Al₂O₃의 항복 전계보다 높으면 안 되도록 바이어스 조건이 인가되어야 한다. 온도가 증가하면 포논 산란이 증가하고, 게이트 절연막/반도체 인터페이스의 고정 전하가 증가하면 쿨롱 산란이 증가하므로 이 역시 고려가 필요하다.