3.1 CSOGI의 구조

단일 SOGI의 출력 중 저역통과필터의 출력은 입력의 DC 오프셋 성분을 제거하지 못하고, 대역통과필터의 출력은 DC 오프셋 성분을 제거한 출력이 나오기 때문에 SOGI 입력에 DC 오프셋이 존재할 경우, 위상 추정에 문제가 발생한다. 이를 해결하기 위한 목적으로 CSOGI가 제안되었다^[3]. 그림 3의 CSOGI는 두 개의 SOGI가 직렬로 연결된 형태로 구성되며, 식 (3)과 식 (4)와 같이 4차 전달함수로 표현된다. 각 SOGI 블록은 2차 전달함수로 나타낼 수 있으며, 첫 번째 SOGI 블록의 출력은 두 번째 SOGI 블록의 입력으로 전달된다. 첫 번째 SOGI의 입력은 계통 전압이며 출력은 DC 성분을 효과적으로 감쇠시키는 대역통과필터의 출력($v_{\alpha 1}$)이다. 이를 통해 DC 성분이 제거된 출력($v_{\alpha 1}$)이 두 번째 SOGI 블록의 입력으로 전달되며, 결과적으로 DC 오프셋이 제거된 90도 위상차를 가지는 신호 $v_{\alpha}$와 $v_{\beta}$가 생성된다. 그림 4는 CSOGI의 입력과 출력 전압에 대한 Bode plot을 나타내며, 낮은 주파수 영역에서 DC 오프셋이 통과하지 못함을 확인할 수 있다.

그림 3. CSOGI 블록도

Fig. 3. CSOGI block diagram

그림 4. CSOGI 보드 선도

Fig. 4. CSOGI bode plot

3.2 CSOGI 설계

기존의 2차의 전달함수를 가지는 SOGI의 경우, 감쇠계수 $k$는 2%의 정상상태 수렴 시간(Settling time)으로부터 쉽게 구할 수 있다. 하지만, 4차의 전달함수를 갖는 CSOGI의 감쇠계수는 설계 방법이 명확하게 제시된 바가 없다. 본 논문에서는 4차 전달함수를 갖는 CSOGI의 감쇠계수를 설계하기 위해 주요 극점(dominant pole)을 활용하는 방법을 제안하고, 이를 시뮬레이션을 통해 검증하였다.

그림 5. 2차 시스템 블록도

Fig. 5. Second-order system(SOS) block diagram

그림 6. 4차 시스템 블록도

Fig. 6. Fourth-order system(FOS) block diagram

그림 5는 Second-Order System(SOS)의 블록도이고 그림 6은 Fourth-Order System(FOS)의 블록도이다. 4차 시스템은 네 개의 극점을 가지며, 이 중 허수축에 가장 가까운 실수부의 극점을 주요 극점으로 볼 수 있다. 이러한 주요 극점은 시스템 과도 응답에 가장 큰 영향을 미친다. 식 (6)과 (7)에 나타난 바와 같이 4차 시스템의 극점들의 실수부는 두 종류의 값을 가지며, 이를 2차 시스템으로 근사하여 설계할 수 있다. 식 (5)는 식 (3)의 2차 전달함수의 곱으로 나타낸 것이다. 이 전달함수들의 특성 방정식으로부터 극점을 계산하고, 시스템 응답에 가장 큰 영향을 미치는 주요 극점을 식별하였다. 식 (5)의 근은 식 (6)과 식 (7)이며, 실수부의 극점은 $k_{1}\omega /2$와 $k_{2}\omega /2$이다. 이 두 개의 실수부의 극점을 이용하여 식 (8)과 같이 2차 시스템을 설계할 수 있으며, 이를 그림 5와 같이 나타낼 수 있다. 이를 통해 4차 시스템(FOS)의 주요 극점은 2차 시스템(SOS)의 극점과 유사한 특성을 가지며, 그 결과 4차 시스템이 2차 시스템과 유사한 응답성을 나타낸다는 것을 알 수 있다. 따라서 2차 시스템과 4차 시스템의 주요 극점이 동일하며, 두 시스템의 응답성도 유사하다는 결론을 도출할 수 있다.

결론적으로 CSOGI의 2% Settling time을 설계하는 것은 식 (9)의 2차 전달함수의 수렴 시간을 설계하는 것으로 볼 수 있다. 식 (9)는 식 (8)을 전개한 결과이다.

식 (9)를 식 (10)과 같게 표현하면, 결과는 식 (11)과 식 (12)처럼 된다. 이때, 임계 감쇠 시스템으로 설계하기 위해, $k_{1}$과 $k_{2}$를 동일하게 설정하였다. 식 (13)에서는 $k_{1}$과 $k_{2}$를 $k$ 값으로 통일하였으며, $\omega'$는 식 (14)와 같이 정의되고, $\zeta$는 1로 설정된다. 따라서, 임계 감쇠 영역에서의 2% Settling time을 2차 시스템으로 쉽게 구할 수 있다. 임계 감쇠 시스템은 비선형방정식을 가지므로, MATLAB을 이용하여 식 (15)로 근사하였다^[13].

그림 7은 SOS와 CSOGI의 응답 특성을 보여준다. ^[3]에서 최적의 $k$값에서의 2% Settling time을 이용해 그림 7과 같이 설계하였다. ^[3]에 따르면, 2% Settling time은 26.9ms이며, 본 논문에서 제안한 2차 설계 시스템에 이를 적용하면 $\omega'$은 216.88, $k$는 1.1506이 된다. 이 값들을 기반으로 시뮬레이션한 결과가 그림 7이며, 이를 통해 SOS의 계단 응답과 CSOGI의 정현파 응답이 동일함을 확인할 수 있다.

그림 7. SOS와 CSOGI의 응답성 시뮬레이션

Fig. 7. Response simulation of SOS and CSOGI

5.1 시뮬레이션 결과

본 논문의 시뮬레이션에서는 DC 오프셋이 존재하는 계통 전압에서 주파수가 급격히 변동하는 상황을 가정하고, 이러한 상황에서 주파수 제한과 안티와인드업 제어가 적용되기 전후의 성능을 비교 및 분석하였다. 그림 9는 PLL에서 주파수 제한이 적용되지 않은 경우의 계통 전압, 계통 주파수($f_{grid}$) 변동에 따른 CSOGI-PLL의 PLL 추정 주파수($f_{CSOGI}$), 그리고 계통 위상($\theta_{grid}$)과 추정 위상($\theta_{CSOGI}$)의 오차에 대한 시뮬레이션 파형을 나타낸다. 그림 9(a)는 DC 오프셋이 포함된 계통 전압의 파형이다. 그림 9(b)는 계통 주파수 변동에 대 CSOGI-PLL의 주파수 응답을 나타낸다. 계통 주파수는 0.1초에서 60Hz에서 45Hz로, 0.35초에서 45Hz에서 65Hz로 변경하였다. 그림 9(c)는 계통 위상과 추정된 위상 간의 오차를 나타낸다. 그림 10은 계통 주파수가 60Hz에서 45Hz로 변동할 때 주파수 제한이 적용되지 않은 상황에서 과도응답을 확대한 것이다. 이때, 추정된 주파수는 약 33Hz로 떨어져 계통 주파수 변동 시 주파수의 흔들림이 매우 큼을 확인할 수 있다. 또한, 계통 주파수 변동 시 계통 위상과 추정 위상 간의 차이가 큼을 확인할 수 있다. 주파수 변동을 억제하기 위하여 그림 8과 같이 PLL의 주파수를 40Hz~70Hz로 제한하였다. 그림 11은 안티 와인드업 없이 주파수 제한만 적용된 경우의 CSOGI-PLL 성능을 나타낸다. 그림 11(b)의 $t_{s1}$과 $t_{s2}$는 2% Settling time이다. 이를 통하여 계통 주파수 변동 시에 추정 주파수가 잘 제한됨을 확인할 수 있다. 그림 11(c)는 주파수 제한이 적용됨에 따라 계통 위상($\theta_{grid}$)과 추정 위상($\theta_{CSOGI}$)과의 오차가 감소하는 것을 나타낸다. 그러나 주파수 제한이 적용되면서 정상상태에 도달 하는 시간이 증가되었음을 확인할 수 있다. 이는 PLL의 적분기가 주파수 제한 시에 오차를 계속 적분하면서 생기는 와인드업 현상에 기인한다. 이를 해결하기 위하여 안티 와인드업 제어를 추가하였다.

그림 12는 주파수 제한과 안티 와인드업이 모두 적용된CSOGI의 성능을 나타낸다. 그림 12(b)는 안티 와인드업이 적용된 결과 2% Settling time에 도달하는 시간이 그림 11(b)에 비해 단축됨을 확인할 수 있다. 여기서 $\Delta t_{s1}$과 $\Delta t_{s2}$는 그림 11(b)에 비해 $t_{s1}$과 $t_{s2}$가 줄어든 시간을 나타낸다.

그림 9. 주파수 제한이 적용되지 않은 CSOGI

Fig. 9. CSOGI without frequency limitation

그림 10. 주파수 변동에 대한 CSOGI의 과도상태

Fig. 10. Transient response of the CSOGI under frequency variations

그림 11. 주파수 제한이 적용된 CSOGI

Fig. 11. CSOGI with frequency limitation

그림 12. 주파수 제한 및 안티 와인드업이 적용된 CSOGI

Fig. 12. CSOGI with frequency limitation and anti-windup

5.2 실험 결과

실험에서는 DC 오프셋이 포함된 계통 전압에서 SOGI와CSOGI의 주파수 응답 특성을 비교하고, 주파수 제한 및 안티와인드업 제어의 적용 여부에 따른 CSOGI 성능 변화를 분석하였다. 또한, 제어 기법이 주파수 응답에 미치는 영향을 평가하기 위해 다양한 실험 결과를 제시하였다. 이를 통해 제안된 제어 기법의 유효성을 실험적으로 입증하였다. 시뮬레이션의 검증을 위해 그림 13과 같이 실험 환경을 구성하였으며, Typhoon HIL사의 HIL 404 및 HIL SCADA를 사용하여 계통을 모사하고, DSP는 TI 사의 TMS320F28377S를 사용하였다.

그림 14는 DC 오프셋이 포함된 계통 전압($v_{grid}$)에 대한 SOGI-PLL의 추정 주파수($f_{SOGI}$)와 CSOGI-PLL의 추정 주파수($f_{CSOGI}$)의 응답 특성을 비교한 것이다. DC 오프셋이 포함되지 않았을 때는 SOGI와 CSOGI 모두 60Hz를 유지하지만, DC 오프셋이 포함된 이후에는 SOGI가 60Hz를 유지하지 못하고 리플이 발생하는 반면, CSOGI는 DC 오프셋의 영향을 받지 않고 60Hz를 유지하는 것을 확인할 수 있다. 그림 15는 정상상태에서 DC 오프셋이 포함된 계통의 위상각($\theta_{SOGI}$,$\theta_{CSOGI}$)을 나타낸다. 그림 15에서 볼 수 있듯이, DC 오프셋이 포함되면 SOGI는 주파수가 불안정하여 위상 역시 정확하지 않음을 확인할 수 있다. 반면, CSOGI는 DC 오프셋이 존재하더라도 주파수가 일정하게 유지되어 위상도 안정적으로 유지됨을 알 수 있다. 그림 16은 주파수 제한이 적용되지 않는 CSOGI와 주파수 제한은 적용되었으나 안티 와인드업이 적용되지 않은 CSOGI를 비교한 것이다. 주파수 제한이 적용되지 않는 경우 계통 주파수 변동 시 CSOGI의 주파수가 크게 흔들리며, 60Hz에서 45Hz로 변동할 때 추정 주파수가 약 33Hz까지 하락하는 것을 확인할 수 있다. 반면, 주파수 제한이 적용된 경우에는 40Hz로 제한되어 더 이상 하락하지 않지만, 정상상태에 도달하는 시간이 더 길어지는 것을 확인할 수 있다. 그림 17은 안티 와인드업이 적용되지 않는 CSOGI와 적용된 CSOGI의 성능을 비교한 결과를 나타낸다. 계통 주파수 변동 시 오버슈트가 줄어들어 과도상태가 더욱 안정되었으며, 안티 와인드업이 적용되지 않는 경우보다 정상상태에 더 빠르게 도달하는 것을 확인할 수 있다. 그림 18은 계통 주파수 변동에 대한 DC 오프셋이 포함된 계통 전압과 추정된 계통의 위상각, 그리고 안티 와인드업이 적용된 CSOGI-PLL의 주파수 응답을 보여준다.

그림 13. 실험 환경

Fig. 13. Experimental setup

그림 14. DC 오프셋이 포함된 계통 전압에 대한 SOGI, CSOGI 주파수 응답

Fig. 14. SOGI, CSOGI frequency response to grid voltage with DC offset

그림 15. DC 오프셋이 포함된 계통의 위상각

Fig. 15. Phase angle of grid with DC offset

그림 16. CSOGI에서 주파수 제한에 따른 비교

Fig. 16. Comparison according to frequency limitations in CSOGI

그림 17. CSOGI에서 안티 와인드업 유무에 따른 비교

Fig. 17. Comparison with and without anti-windup in CSOGI

그림 18. 계통 주파수 변동에 대한 CSOGI

Fig. 18. CSOGI to grid frequency variations